PAM-4收发机技术近年来在高速互联领域掀起了一场静悄悄的革命。当传统NRZ（非归零）信号在56Gb/s以上速率遭遇严重的信道损耗和串扰时，PAM-4凭借其四电平调制特性，在不增加带宽的前提下将数据吞吐量翻倍，成为400G/800G以太网、数据中心内部互联以及下一代光模块的标配方案。但这项技术并非简单的“电平翻倍”，其背后隐藏着信号完整性、功耗与成本之间的精妙博弈。
为什么PAM-4比NRZ更难做？
NRZ只有0和1两个电平，接收端只需一个比较器就能判断信号。PAM-4则用四个电平（-3、-1、+1、+3）编码两个比特，这意味着接收端需要三个参考电压来区分四个状态。问题在于，电平间距缩小到NRZ的三分之一，同样噪声幅度下误码率会急剧上升。更棘手的是，信道中的反射、串扰和抖动对PAM-4的破坏力远大于NRZ——原本在NRZ下还能容忍的ISI（码间干扰），到了PAM-4可能直接导致眼图闭合。
接收机架构的取舍
为了从被严重劣化的信号中恢复数据，业界主流方案是采用ADC（模数转换器）加DSP（数字信号处理器）的架构。ADC以高采样率将模拟信号数字化，然后由DSP执行均衡、时钟恢复和判决。这种方案灵活性强，但功耗和面积惊人——100Gb/s PAM-4接收机通常需要8位、56GS/s以上的ADC，功耗轻松超过1W。另一种思路是模拟域直接判决，比如台湾清华大学团队采用的“创新PAM-4接收机方案”，通过优化比较器阈值和模拟均衡器，在28nm CMOS工艺下实现了与7nm ADC+DSP方案相当的性能，功耗却大幅降低。这本质上是用电路设计的巧劲来弥补工艺的劣势。
发射机：线性度才是命门
PAM-4发射机需要产生四个等间距的电平，任何非线性都会破坏电平间距，导致接收端判决裕量下降。常见的实现方式是用两个二进制驱动器叠加：一个驱动高比特（MSB），一个驱动低比特（LSB），两者权重比为2:1。但实际电路中，驱动器的输出阻抗、上升/下降时间不匹配都会引入非线性。更隐蔽的问题是符号间干扰——前一个符号的残余电压会叠加到当前符号上，造成电平偏移。因此，发射机通常需要预加重或去加重滤波器来补偿信道损耗，同时保证线性度。
与CPO的化学反应
原文提到的共封装光学（CPO）模块，本质上是将电收发机芯片与硅光子引擎通过异质集成封装在一起，缩短电信号到光信号的传输路径。传统可插拔光模块中，电信号需要经过PCB走线、连接器、柔性电路板等多道关卡，损耗和串扰在100Gb/s速率下几乎不可接受。CPO将电芯片与光芯片的距离缩短到毫米级，不仅降低了功耗，还避免了高速信号在PCB上的长距离传输。但CPO对PAM-4收发机提出了额外要求：硅光子调制器的驱动电压通常较高（2-3V），而CMOS工艺的摆幅有限，需要设计专用的线性驱动器或采用马赫-曾德尔调制器偏置点控制技术。
28nm的逆袭：工艺与架构的平衡
当业界普遍认为100Gb/s PAM-4必须依赖7nm FinFET工艺时，28nm CMOS能实现同等性能，靠的是两点：一是模拟电路设计上的精耕细作，比如采用连续时间线性均衡器（CTLE）配合判决反馈均衡器（DFE）来补偿信道损耗，而不是依赖DSP的复杂算法；二是将收发机与CPO深度耦合，利用光链路的低损耗特性降低对电均衡器的要求。这提醒我们，工艺节点并非唯一决定因素，架构创新和系统级优化同样能突破瓶颈。
PAM-4收发机技术仍在快速演进，从100Gb/s到200Gb/s甚至400Gb/s每通道，挑战只会越来越大。但有一点是确定的：当信号速率逼近物理极限时，电路设计者必须学会与噪声、非线性和功耗共舞，而不是一味堆砌工艺或算法。